`timescale 1 ns/ 1 ns    //设置仿真时间单位与精度分别为1ns/1ns
					 //若设为`timescale 1ns/1ps  (#200 就是延时200 ns; 1ps就是仿真的精度）
module test;    //测试模块：主要是将激励信号赋相应的值，仿真之后观察波形，验证与实际功能是否一样

	//端口信号定义，激励信号为reg型
	reg		 	clk;
	reg 		rst_n;
	reg  [3:0] 	key;                                              
	wire [7:0]  seg;
	wire [2:0] 	sel;

	//模块例化                         
	top top( 
		.clk(clk),
		.rst_n(rst_n),
		.key(key),
		.seg(seg),
		.sel(sel)
	);

	 //初始化激励，以及给相应激励赋值	
	initial                                                
		begin                                                  
		  clk = 0;rst_n = 0; key = 4'b1111; 	//在复位阶段，将激励赋初值
		 
		#200     rst_n = 1;	    //在延时200ns后将复位信号置为1

		//实现按键1开，关
		#500000  key = 4'b1110;
		#500000  key = 4'b1111;
							  
		end 
		
	always  #10  clk = ~clk;  //时钟的表示，即每隔10ns翻转一次，一个周期的时间即为20ns，时钟为1/20ns = 50MHZ                                           

endmodule 